串扰计算器

串扰是由活动导体（干扰源）耦合到附近导体（受扰线）的非期望能量。在印刷电路板上，它主要来自互电容产生的电场耦合和互电感产生的磁场耦合。快速边沿、较长的平行布线、较小间距以及较高介电常数通常会增强串扰。过大的串扰可能导致错误逻辑翻转、时序抖动、眼图闭合、模拟噪声或电磁兼容问题。 本计算器根据频率、平行长度、间距和相对介电常数，提供原理透明的一阶初筛估算。其无量纲耦合系数与频率、长度及介电常数成正比，与间距成反比。感应噪声为干扰源电压乘以该系数。信干比等于耦合系数以十为底的对数乘以负二十，因此耦合百分比越小，分贝比值越大，表现越好。系数上限设在一以下，因为此简化模型无法有意义地描述超过源信号的耦合。 结果最适合用于比较布局方案，而不是作为高速设计的最终验收依据。实际近端串扰和远端串扰取决于上升时间、走线宽度与高度、参考平面距离、阻抗、端接、传播延迟、介质叠层，以及走线是带状线还是微带线。频率只是边沿速度的便捷替代指标；时钟频率较低的数字信号，在上升时间较短时仍可包含很高频的谐波。裕量紧张时，应使用场求解器或传输线仿真器。 为了有效比较，应固定其他假设，每次只改变一个设计参数。在此模型中，将间距加倍会使耦合减半，将平行长度减半也会使耦合减半。相邻层正交布线、保持连续参考平面、缩短耦合段，并在适当位置设置接地屏蔽，都有助于减小相互影响。差分对需要受控的对内几何结构，并与无关信号保持足够距离。 实测串扰可能不同于估算，因为探头、连接器、过孔和封装也会产生自身耦合。关键网络应使用与叠层匹配的阻抗工具、仿真和实验室测量进行验证。将显示的噪声电压视为与干扰源幅度成比例的理想化峰值，并与受扰接收器的实际噪声容限比较。保守设计应考虑同时开关、制造公差，以及最坏情况下的电压和边沿速率。